NUOVA RELEASE!!! Timing Designer 9.2
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Da oggi è disponibile la nuova release di TimingDesigner 9.2. Scopri le importanti novità.
- Interfaccia per Cadence Allegro PCB SI: TimingDesigner ora dispone di una stretta integrazione con Cadence Allegro PCB SI per effettuare una più accurata analisi. Questa nuova funzionalità consente di importare la simulazione del ritardo dell'interconnessione da Allegro PCB SI, abilitando i team di progetto a risolvere le problematiche di timing precocemente nel processo del disegno quando il costo delle modifiche è il minore. - Generare SDC Timing Constraints: l'introduzione di questa funzionalità nella versione 9.1 rende TimingDesigner l'unico tool in grado di generare constraints SDC da un diagramma di timing. L'ultima versione di TimingDesigner continua a migliorare questa funzionalità fornendo un migliore supporto per molteplici varianti SDC, la gestione SDC e la generazione automatica ei valori delle constraints. - Interfacce FPGA: oltre alle già presenti interface per Xilinx e Altera, la nuova release 9.2 di TimingDesigner include l' interfaccia anche verso Actel Libero. Queste interfacce consentono all'utente di importare i dati di timing direttamente dal costruttore FPGA. Gli utenti possono usare TimingDesigner insieme ai tool di disegno tradizionali e effettuare una vera analisi tra FPGA e i suoi dispositivi periferici. |
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| Scarica l'elenco completo delle novità: What's New Per maggiori informazioni contattate i nostri uffici telefonicamente o inviate una email a eda@brm.it |
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